Synopsys проверила PCIe 6.0 PHY в 3D-стеке на скорости 64 ГТ/с

Synopsys сообщила о результатах испытаний того, что она называет первым тестовым 3D-чипом с физическим интерфейсом PCIe 6.0. 5-нм PHY в корпусе с двусторонним 3D-стекингом работал на скорости 64 ГТ/с на линию; восьмилинейное соединение обеспечило до 128 ГБ/с. По данным компании, параметры приёма сигнала соответствуют требованиям стандарта PCIe 6.0 по битовой ошибке.

Для создания тестового образца Synopsys переработала уже существовавший двухмерный тестовый чип PCIe 6.0: в конструкцию добавили сквозные кремниевые переходы (TSV), а схемотехнику и проверку проекта адаптировали под комплекты правил 3D-техпроцесса.

В обычных кристаллах PCIe PHY размещают у края, рядом с контактами корпуса: это сокращает путь сигнала до подложки и помогает контролировать затухание и отражения. В корпусе с двусторонним гибридным соединением нижний кристалл перевёрнут, а его слой перераспределения соединён со слоем верхнего логического кристалла. В такой компоновке PHY оказывается обращён в сторону, противоположную подложке, поэтому сигнал приходится вести через TSV в кремнии.

Это усложняет разводку: каждый сквозной переход проходит через активный кремний и требует защитной зоны, а маршрут к подложке может включать подъём на верхние металлические слои и смену направления. Дополнительное ограничение создаёт PAM4-сигнализация PCIe 6.0: она передаёт два бита за символ, но оставляет меньший запас к искажениям, чем NRZ в PCIe 5.0.

Как рассказал Electronic Design директор Synopsys по управлению продуктами Манмит Уолия, в 3D-проектах заметно меняются требования к электромиграции и топологии. Количество TSV приходится подбирать как компромисс между пропускной способностью и взаимными помехами. Компания также рассматривает дальнейшую схему, которую называет 3.5D: PCIe PHY могут вынести с нижнего кристалла на отдельный боковой чиплет на интерпозере, а внутри стека оставить UCIe. Сроков реализации такого подхода Synopsys не назвала.